您的当前位置:首页 >C-Ton Industries >NCP1086T-033_Datasheet PDF 正文

NCP1086T-033_Datasheet PDF

时间:2021-06-14 01:41:27 来源:网络整理编辑:C-Ton Industries

核心提示

Each plant and each region was executing cost packages for customers using numerous tools,” Valadas said. We were not presenting a single face to the customer. There were discrepancies in what was being quoted. We had no visibility into giving our customers a global view of their requests.”

Each plant and each region was executing cost packages for customers using numerous tools,” Valadas said. We were not presenting a single face to the customer. There were discrepancies in what was being quoted. We had no visibility into giving our customers a global view of their requests.”

Dedicerade adressregister förenklar instruktionsavkodarens och -logikens uppgift till att identifiera adressrelaterade operationer och att tilldela datavägsresurser på bästa sätt. Genom att adressgenerering och aritmetiska operationer lagts i olika steg i pipelinen, strömlinjeformas instruktionsexekveringen. Det leder också till en minskning av belastningen på den generella registerfilen vad gäller läs- och skrivportar. De generella registerfilen kan fysiskt optimeras för flyttning av data till och från ALU- och MAU-enheterna. Genom att flytta data mellan registerfiler får man möjlighet att använda underutnyttjade adress- och indexregister som temporära dataregister.

För att öka antalet tillgängliga ackumulatorer definierar arkitekturen en skyddsbit, som associeras till varje par av GPR-register. Man får därigenom åtta 40-bits ackumulatorer.

NCP1086T-033_Datasheet PDF

Bättre instruktioner G2 är kompatibel på assemblernivå med befintliga arkitekturer. Vi införde ett instruktionsprefix, som gör att två 16-bits ord kan paras ihop till en enda instruktion. Genom denna form av stöd för dubbelordsinstruktioner kunde vi friställa mer än 25 procent av rymden för 16-bits operationskod. Denna opcode”-rymd används för operationer som utnyttjar de nya funktionerna i arkitekturen, ger nya instruktioner som förbättrar kompilatorns effektivitet, lägger till nya operationer som förbättrar kodtätheten samt gör ISA-enheten mer flexibel för programmeraren.

Villkorlig exekvering flyttar bort vissa av de problem som hör samman med den ökade pipeline-hanteringen i G2. Programmeringsmodellen för G2 ger programmeraren möjlighet att definiera paket med instruktioner som baseras på ett specifikt villkor. CEXE-instruktionen använder ett argument som villkor. Programmeraren definierar sedan en nästlad (bracketed) uppsättning av upp till åtta instruktioner, som läggs in i pipelinen när detta villkor uppträder. CEXE-operationen stöder både dynamiskt och statiskt villkorlig exekvering. Dynamiska CEXE-paket exekveras med det mest aktuella läget på hårdvaruflaggorna. Statiska paket exekveras med ett tidigare tillstånd hos flaggorna.

Vissa instruktioner infördes för att förbättra kompilatorns effektivitet. Häribland finns opera-tioner som överensstämmer med ANSI C, aritmetiska operationer som ignorerar funktionella mode-bitar samt instruktioner som ger bättre flexibilitet vid laddning/ lagring. Förbättringarna av de aritmetiska resurserna gör att man kan utföra en komplett Viterbi butterfly”-operation per cykel. Ett 32-bits traceback-register ger ytterligare stöd för Viterbi-avkodning.

NCP1086T-033_Datasheet PDF

Den förbättrade instruktionsuppsättningen för laddning/lagring stöder också sanna stackoperationer och fyrords operationer. Den innehåller även nya operationer för insättning och extrahering av bitfält, instruktioner med stöd för 40-bits aritmetik, multiplikation/ackumulator-instruktioner som klarar både signerade och osignerade operander samt en hjälpinstruktion för division som returnerar en 16-bits kvot och rest under 16 cykler.

Effektminskning G2-kärnan har funktioner för effektbesparing i flera steg. På högsta nivån kan kärnans effektförbrukning mjukvarustyras till tomgång vid behov. På andra nivån finns en inbyggd enhet som dynamiskt styr klockorna hos andra enheter individuellt. Den kan då stänga av de primära enheter som inte behövs under en viss klockcykel. På en ännu lägre nivå sker besparingen på registernivå, vilket ger styrlogiken i varje enhet möjlighet att styra klockan hos valfri funktionell väg inom enheten.

NCP1086T-033_Datasheet PDF

Prestanda Innan man tar hänsyn till de ökade prestanda som de högre klockhastigheterna ger, visar simuleringar på en prestandaförbättring på ungefär tre gånger jämfört med dagens arkitektur. Pipelinen i G2 kan uppnå 300 MHz arbetsfrekvens vid implementering i 0,13 µm teknologi.Benchmarks, för ett antal olika DSP-algoritmer visar att arkitekturen för ZSP600, tack vare fyra MAC för sex olika ändamål, uppnår en MAC-bandbredd på 1200 MMAC och en instruktionsbandbredd på 1800 MIPS.

Shannon WichmanNagendra GoelLSI Logic INC

Denali Software Inc. memory analyst Lane Mason agreed. Denali has done memory simulation models for CellularRAM, but has not yet done a lot of work on the Japanese offerings, partly because the demand is still soft. Anywhere that you have an SRAM where the density is still going up, there is going to be strong pressure to move to a pseudostatic,” Mason said. If you look at the future of standard SRAM beyond 32 Mbits, I don't think there is one.”

Currently, in the synchronous-operation mode, CellularRAM gets up to 216 Mbytes/second peak bandwidth based on a 108-MHz clock. Initial latency is 60 nanoseconds. Asynchronous chips come in a 48-pin ball grid array package; the synchronous version is in a 54-pin package.

Infineon and Micron plan to make several CellularRAM devices available in the next 12 months. The first is a 32-Mbit device, organized as 2M x 16, scheduled for sampling late this year. The 16-Mbit and 64-Mbit devices, organized as 1M x 16 and 4M x 16, respectively, are to follow shortly afterward.

The companies declined to offer specifics at this time on standby and operational current draw. Martinez, of Cypress, said people can generally expect standby to be 150 microamps or less.

NEC and Toshiba have said that they are already collaborating on the development of magnetic RAM technology, a form of non-volatile memory, and expect to complete development work by 2005, according to reports.